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地位 数据表 Grade Input Threshold Prop Delay(ns) Vdd (Max)(V) Vdd (Min) (V) Package Driver Special Features Falling Time Rising Time 控制方式

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MSL-1

TTL

13 24 4.5

SOP-8

Negative Input

Stackable Output

8 8

New

MSL-1

TTL

13 24 4.5

SOP-8

Enable pin

Negative Input

Stackable Output

8 8

New

MSL-1

CMOS

TTL

13 24 4.5

SOP-8

Enable pin

Negative Input

Stackable Output

8 8
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